시높시스, 삼성 2나노 공정 AI칩 설계 22% 줄였다…"韓 생태계 전방위 협력" 작성일 09-08 56 목록 <div id="layerTranslateNotice" style="display:none;"></div> <strong class="summary_view" data-translation="true">삼성전자 SF2P 기반 DTCO 적용 데이터 등 기술 성과·청사진 밝혀</strong> <div class="article_view" data-translation-body="true" data-tiara-layer="article_body" data-tiara-action-name="본문이미지확대_클릭"> <section dmcf-sid="1zQ323IkaD"> <p contents-hash="a51a59dce81240a35689c01674310d8c322bfb9774aa7cf614c2079383f8c650" dmcf-pid="tqx0V0CENE" dmcf-ptype="general">(지디넷코리아=전화평 기자)글로벌 1위 반도체 설계 자산(EDA) 기업 시높시스가 삼성전자 2nm(나노미터, 10억분의 1m) 공정을 적용해 칩 면적을 20% 이상 줄이는 데 성공했다. 회사는 메모리 반도체 중심의 기존 한국 시장 비즈니스를 삼성 파운드리 선단 공정 생태계와 국내 주요 인공지능(AI) 반도체 기업 전반으로 확대할 계획이다.</p> <p contents-hash="fae0f80eb3dcab9b798fb27883cd5c25bd37e91ee0d523bd5168bf1eb6e4744d" dmcf-pid="FBMpfphDok" dmcf-ptype="general"><span>시높시스는 8일 서울 강남구 그랜드 인터컨티넨탈 파르나스에서 개막한 ‘시높시스 컨버지 코리아 2026’에서 이 같은 기술 협력 성과와 향후 청사진을 발표했다.</span></p> <figure class="figure_frm origin_fig" contents-hash="ed4f7f3ed7d9a97023f4e697645ced3c6c5d60d3173c61e258b065ed889a75a8" dmcf-pid="3bRU4Ulwgc" dmcf-ptype="figure"> <p class="link_figure"><img alt="샹카 크리슈나무티 시높시스 최고 제품 개발 책임자(CDO)가 '시높시스 컨버지 코리아 2026'에서 키노트를 진행하고 있다.(사진=지디넷코리아)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202609/08/ZDNetKorea/20260908152852555wrtw.jpg" data-org-width="640" dmcf-mid="VJzfif5TkG" dmcf-mtype="image" height="auto" src="https://img3.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202609/08/ZDNetKorea/20260908152852555wrtw.jpg" width="658"></p> <figcaption class="txt_caption default_figure"> 샹카 크리슈나무티 시높시스 최고 제품 개발 책임자(CDO)가 '시높시스 컨버지 코리아 2026'에서 키노트를 진행하고 있다.(사진=지디넷코리아) </figcaption> </figure> <p contents-hash="e48d4f1fb248b2299444da2103fd50cc76f897a919d282f3161dff62780c27c9" dmcf-pid="0iwxNxpXkA" dmcf-ptype="general">이날 기조연설에 나선 샹카 크리슈나무티 시높시스 최고 제품 개발 책임자(CDO)는 차세대 디지털 설계 솔루션인 '퓨전 컴파일러'에 삼성전자 파운드리의 '디자인·공정 최적화(DTCO)' 기술을 내재화한 성과를 전면에 내세웠다.</p> <p contents-hash="47899d3bce7a574ef4d7f4a077b349cbb3034ee8f138820db73e043eb586990b" dmcf-pid="pnrMjMUZNj" dmcf-ptype="general"><span>현장에서 공개된 실측 지표에 따르면 시높시스 툴과 삼성전자 SF2P(2나노) 공정을 결합해 신경망처리장치(NPU)를 설계한 결과 기존 대비 다이(Die) 면적이 22% 감소했다. NPU 코어 면적이 줄어들면 웨이퍼당 생산 칩 수가 늘어나 제조 원가를 낮추고 전력 효율을 높일 수 있다.</span></p> <p contents-hash="3a9fdc4b6394ce2c4564da67066b96ecbe8c77c7010804cdb53da690c36967de" dmcf-pid="ULmRARu5jN" dmcf-ptype="general"><span>공정 미세화의 한계를 극복하기 위해 설계와 공정을 동시에 최적화하는 DTCO의 중요성이 커지는 가운데, 글로벌 1위 EDA 툴이 삼성 2나노 생태계의 성숙도를 객관적으로 증명한 셈이다.</span></p> <p contents-hash="eb118380c2018b6aae137e870a62968e3313d652effb48effcca410471543b59" dmcf-pid="uosece71oa" dmcf-ptype="general"><span>아울러 시높시스는 '다중 물리(Multiphysics)' 해석을 결합한 3D-IC 첨단 패키징 비전을 제시했다. 이는 시높시스가 지난해 7월 시뮬레이션 기업 앤시스(Ansys)를 인수한 이후 국내에서 처음 선보이는 '실리콘 투 시스템' 통합 솔루션이다.</span></p> <p contents-hash="a980b0026b1728e50ea09b801f627116c6a9b494ebb6fe8a3926ae02acd67ecd" dmcf-pid="7gOdkdztkg" dmcf-ptype="general"><span>크리슈나무티 CDO는 "과거 3D-IC 설계는 프로토타이핑, 구조 설계, 검증 환경이 파편화되어 있었다"며 "이를 단일 플랫폼으로 통합해 열 분석과 신호 무결성(EM/IR) 검증을 설계 초기 단계부터 수행할 수 있게 됐다"고 설명했다. 실제로 글로벌 주요 고성능컴퓨팅(HPC) 고객사는 '3D-IC 컴파일러'를 도입해 통상 2~3개월 걸리던 고대역폭메모리(HBM) 인터포저 라우팅 및 검증 일정을 수일 내로 단축하는 성과를 냈다.</span></p> <p contents-hash="17e638af268fb7a066f5c21cd763af2d8557d1019dcc38a98358196e01993bc9" dmcf-pid="zaIJEJqFko" dmcf-ptype="general"><span>또한 검증 주기를 길어지게 만드는 칩 개발 병목을 '디지털 트윈' 솔루션으로 돌파하고 있다. 칩 시제품이 나온 뒤에야 소프트웨어 검증을 진행하던 기존 순차적 방식에서 벗어나, 하드웨어 개발과 동시에 소프트웨어를 병렬 검증함으로써 상용화 일정을 1년 이상 앞당긴다는 구상이다.</span></p> <figure class="figure_frm origin_fig" contents-hash="6a70adf9ff2fd02ae5d78d14d3359448a99fcc9829bb3f43b1a7881d713959da" dmcf-pid="qNCiDiB3gL" dmcf-ptype="figure"> <p class="link_figure"><img alt="패드메쉬 맨들로이 시높시스 S&A 부문 아태지역 애플리케이션 엔지니어링 총괄 부사장이 기자간담회에서 설명하고 있다.(사진=시높시스)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202609/08/ZDNetKorea/20260908152853798xdst.jpg" data-org-width="639" dmcf-mid="5v3OHOJ6aw" dmcf-mtype="image" height="auto" src="https://img4.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202609/08/ZDNetKorea/20260908152853798xdst.jpg" width="658"></p> <figcaption class="txt_caption default_figure"> 패드메쉬 맨들로이 시높시스 S&A 부문 아태지역 애플리케이션 엔지니어링 총괄 부사장이 기자간담회에서 설명하고 있다.(사진=시높시스) </figcaption> </figure> <p contents-hash="2efc4a28e1697d701d5a7f12f8c12883399eb5cec2cb2744a711c36446343067" dmcf-pid="Bjhnwnb0jn" dmcf-ptype="general">이어 진행된 간담회에서 시높시스는 한국 내 파트너십 확장 의지를 분명히 했다. 시높시스는 현재 엔비디아, 마이크로소프트(MS) 등 글로벌 빅테크는 물론 삼성전자, SK하이닉스와 차세대 시스템 및 워크로드 검증 분야에서 긴밀히 협력 중이다.</p> <p contents-hash="c7abc62db2515b44396a7cb836f7d0e7033d325b29fa10ae4a6cfb552de99dfe" dmcf-pid="bAlLrLKpai" dmcf-ptype="general"><span>패드메쉬 맨들로이 시높시스 S&A 부문 아태지역 애플리케이션 엔지니어링 총괄 부사장은 "한국 시장 내 매출은 삼성전자, SK하이닉스 등 메모리 비중이 주력인 것은 맞다"면서도 "삼성 파운드리의 선단 공정 인프라 확충 및 모바일용 엑시노스 프로젝트 협력을 지속하고 있다"고 밝혔다.</span></p> <p contents-hash="a5b1acda3c8c18bbfd477d9689234dfe2de7d6d90a0f99e16d29cd3d6e91a1a1" dmcf-pid="KcSomo9UjJ" dmcf-ptype="general"><span>이어 "나아가 리벨리온, 퓨리오사AI 등 국내 주요 AI 반도체 팹리스로 다중 물리 및 자율형 설계 툴인 에이전틱 AI(Agentic AI) 지원을 확대해 비메모리 영역의 기여도를 끌어올릴 것"이라고 덧붙였다.</span></p> <p contents-hash="c378d4c1f3fb29f855e46427f367d424f8f4091293e4fd6b4a5bf9338808965e" dmcf-pid="9kvgsg2uNd" dmcf-ptype="general"><span>통합 라이선스 정책에 대한 시장의 우려도 </span><span>일축했다.</span></p> <p contents-hash="802ed2c76f68b2b228b5b1f6364cc7c6221a9fca1468dce681633e92170f49a1" dmcf-pid="2ETaOaV7oe" dmcf-ptype="general"><span>시높시스 관계자는 "앤시스 인수 이후 툴 가격이나 라이선스 비용을 인위적으로 인상할 계획은 없다"고 선을 그었으며, 기존 국내 우주항공 스타트업을 대상으로 진행하던 정부 협업 프로그램 '에스크(ASK)' 지원 대상을 반도체 분야까지 확대 운영하겠다고 밝혔다.</span></p> <p contents-hash="69af2d480a6dd009042319e3b8aaa0ca4e3761a003f6557b1a5a292d2641a655" dmcf-pid="VDyNINfzkR" dmcf-ptype="general">전화평 기자(peace201@zdnet.co.kr)</p> </section> </div> <p class="" data-translation="true">Copyright © 지디넷코리아. 무단전재 및 재배포 금지.</p> 관련자료 이전 폐암 환자 66% vs 비폐암 46%…폐에서 미세플라스틱 검출 09-08 다음 “반도체 전공 아니어도 됩니다”…SK하이닉스 ‘팹의 지휘자’가 찾는 인재는? 09-08 댓글 0 등록된 댓글이 없습니다. 로그인한 회원만 댓글 등록이 가능합니다.
