파네시아, 美 메타와 함께 CXL 기반 'AI 데이터센터' 구조 공동 제시 작성일 09-08 61 목록 <div id="layerTranslateNotice" style="display:none;"></div> <strong class="summary_view" data-translation="true">'하나의 칩처럼 동작하는 AI 데이터센터 구조' 네이처 리뷰 학술지에 소개<br>전용 스위치·LAU·패브릭 컨트롤러로 통신 편차 최소화…지연시간 최대 10분의 1<br>제안한 구조 실현하는 데 필요한 핵심 부품 실리콘으로 구현하고 실증 검증까지 완료</strong> <div class="article_view" data-translation-body="true" data-tiara-layer="article_body" data-tiara-action-name="본문이미지확대_클릭"> <section dmcf-sid="zWBTKtsAIX"> <figure class="figure_frm origin_fig" contents-hash="51875ca74a76577bfb5f5c9d3410b4a470b3d0f6246753fe6f6f49e074bbdd32" dmcf-pid="qYby9FOcsH" dmcf-ptype="figure"> <p class="link_figure"><img alt="네이처 리뷰 학술지에 공개한 'CXL 기반 단일 칩형 데이터센터' 구조." class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202609/08/etimesi/20260908140213296flgk.jpg" data-org-width="668" dmcf-mid="Z5obaQ0HO7" dmcf-mtype="image" height="auto" src="https://img3.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202609/08/etimesi/20260908140213296flgk.jpg" width="658"></p> <figcaption class="txt_caption default_figure"> 네이처 리뷰 학술지에 공개한 'CXL 기반 단일 칩형 데이터센터' 구조. </figcaption> </figure> <p contents-hash="00b3eacef28dbc1735e11eefceef13775ef28d63f214f76771ed03e575411518" dmcf-pid="BGKW23IkEG" dmcf-ptype="general">인공지능(AI) 데이터센터 경쟁 축이 '더 빠른 가속기'에서 '가속기를 얼마나 하나의 시스템처럼 묶느냐'로 이동하고 있다. 수백~수천개 가속기가 하나의 AI 모델을 동시에 처리하는 시대가 열리면서 장치 간 통신 지연과 편차가 전체 시스템 성능을 결정하는 새로운 병목으로 떠올랐다. 한 장치가 늦어지면 나머지 장치가 모두 기다려야 하기 때문이다.</p> <p contents-hash="2492934b0335be27689e03dc270080871de6529cf0da4b3533893c3cbe883685" dmcf-pid="bH9YV0CEOY" dmcf-ptype="general">국내 팹리스 반도체 기업 파네시아(대표 정명수)와 글로벌 하이퍼스케일러 메타가 이 문제를 정면으로 겨냥했다. 두 회사는 CXL(Compute Express Link)을 기반으로 CPU·가속기·메모리를 하나의 연결 영역으로 묶고, 랙을 넘어 데이터센터 전체가 마치 하나의 거대한 칩처럼 동작하는 차세대 AI 데이터센터 구조를 제시했다. 논문상 구조에서는 CPU 한 개가 직접 관리하는 가속기를 기존 2개에서 16개로 늘리고, 최대 약 960개의 가속기를 하나의 코히런스 도메인으로 묶는다.</p> <p contents-hash="e36666de4f3ad714eda68057bd76b66fdcf391b78e572d0b2bcdc0bd74900b05" dmcf-pid="KX2GfphDrW" dmcf-ptype="general">관련 연구는 네이처가 발행하는 'Nature Reviews Electrical Engineering(NREE)'에 초청 리뷰 논문으로 게재됐다. 파네시아는 CXL 기반 패브릭을 구현하기 위한 패브릭 컨트롤러와 링크 가속 유닛(LAU)을 실제 실리콘으로 검증했으며 CXL 패브릭 스위치도 칩 제작을 완료했다. CXL 신호를 광통신으로 전달하는 'CXL-over-Optics' 기술의 개념검증(PoC)도 마쳤다고 밝혔다.</p> <p contents-hash="00c1e0720cb0b4754c9a40171a4858b61e9331f59b30bd3e3559577428a9ce86" dmcf-pid="9ZVH4UlwOy" dmcf-ptype="general">AI 모델 규모가 커질수록 가속기 숫자도 기하급수적으로 늘고 있다. 문제는 가속기를 많이 연결한다고 성능이 같은 비율로 증가하지 않는다는 데 있다.</p> <p contents-hash="0201d634d129fb1d7ec2da96f0642855d604ab1d76324ae84dcc861a6b8410c6" dmcf-pid="25fX8uSrmT" dmcf-ptype="general">대규모 AI 학습에서는 수많은 가속기가 같은 작업을 나눠 처리한다. 각 가속기가 계산한 결과를 서로 주고받으면서 다음 단계로 넘어가기 때문에 모든 장치가 비슷한 시점에 작업을 끝내야 한다. 100개 가속기 가운데 99개가 빠르게 작업을 끝냈더라도 나머지 한 개가 늦으면 전체 시스템이 그만큼 기다려야 한다.</p> <p contents-hash="b86ef0652a5d3eda687cdd71278ba4e6e565852cc0d01fe8a3c9995c481b9684" dmcf-pid="V14Z67vmmv" dmcf-ptype="general">이 때문에 대규모 AI 인프라에서는 평균적인 통신 속도보다 '지연시간 편차'를 줄이는 것이 중요해지고 있다. 가속기 숫자가 많아질수록 가장 느린 장치가 발생할 가능성도 커진다.</p> <p contents-hash="1e53fb7beeab551cddb3b599690e0a9a52b6dc1c7b3764b111e1cfd41d5c38ba" dmcf-pid="ft85PzTsDS" dmcf-ptype="general">현재 AI 데이터센터는 이 문제를 안고 있다. 랙 내부에서는 NVLink와 같은 고속 스케일업 인터커넥트로 가속기를 연결하고, 랙과 랙 사이는 이더넷이나 인피니밴드 같은 스케일아웃 네트워크로 연결하는 방식이 일반적이다.</p> <p contents-hash="2989f82f3d525f095ddcf70e6ed98a484cab35851e7f88f59ef33a761e122449" dmcf-pid="4F61QqyOml" dmcf-ptype="general">스케일업은 가까운 장치끼리 직접 연결하기 때문에 빠르지만 연결 범위가 제한적이다. 반면에 스케일아웃은 데이터센터 전체로 연결 범위를 넓힐 수 있지만 데이터 패킷 처리와 네트워크 인터페이스, 소프트웨어 계층 등을 거치면서 통신 지연이 발생한다.</p> <p contents-hash="2462930fdcd46f56d573e765957fbdbabe1a9ed917421570185c6fd470324c4f" dmcf-pid="83PtxBWIEh" dmcf-ptype="general">결국 현재 구조에서는 '랙 안에서는 하나의 컴퓨터처럼 움직이지만 랙 밖에서는 네트워크로 연결된 여러 서버'라는 경계가 존재한다. AI 모델이 랙 하나로 감당하기 어려운 규모로 커지면서 이 경계가 새로운 병목으로 작용할 수 있다.</p> <p contents-hash="30691e0a6a22ed5adea09a62905736f0d3809fcb5d7dabcedefb50de986b0cca" dmcf-pid="62gKNxpXIC" dmcf-ptype="general">파네시아와 메타가 제안한 방법은 이 경계를 없애는 것이다. 핵심은 CXL이다.<br></p> <figure class="figure_frm origin_fig" contents-hash="889d5b975783b99e3c50e72019f4aa14d38853f58640a23128ca4caaafc9e444" dmcf-pid="PVa9jMUZsI" dmcf-ptype="figure"> <p class="link_figure"><img alt="단일 칩형 데이터센터 개념도. 칩 내부의 자원 배치 원리를 데이터센터 규모로 옮긴 전체 구상." class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202609/08/etimesi/20260908140214565lztg.jpg" data-org-width="700" dmcf-mid="UTtr3TNds1" dmcf-mtype="image" height="auto" src="https://img4.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202609/08/etimesi/20260908140214565lztg.jpg" width="658"></p> <figcaption class="txt_caption default_figure"> 단일 칩형 데이터센터 개념도. 칩 내부의 자원 배치 원리를 데이터센터 규모로 옮긴 전체 구상. </figcaption> </figure> <p contents-hash="2e86a6e2fd175839996c8d97aab7b2194a4a48cabc5076b8dc67d5318696c09a" dmcf-pid="QfN2ARu5IO" dmcf-ptype="general">CXL은 CPU와 가속기뿐만 아니라 메모리까지 하나의 연결 구조에 포함하고, 여러 장치가 메모리 데이터를 일관된 상태로 공유할 수 있도록 지원하는 개방형 인터커넥트 표준이다.</p> <p contents-hash="b502292d974abe3afdb6075fae188ad27b26152122b19877d55db09038cc118f" dmcf-pid="x4jVce71ws" dmcf-ptype="general">기존 가속기 중심 스케일업 인터커넥트와 달리 CPU·가속기·메모리를 함께 묶을 수 있다는 점이 특징이다. 연구팀은 이 특성을 활용해 랙 내부에 머물렀던 코히런스 도메인을 여러 랙 규모로 확대하는 구조를 설계했다.</p> <p contents-hash="ab03065a29be94b8b7fdc7118c9bd3cb5ffc9ca018b207d842400db8c24f058c" dmcf-pid="yhpIuGkLmm" dmcf-ptype="general">다만 CXL을 적용하는 것만으로는 충분하지 않다. CXL은 장치 간 연결을 위한 표준을 제공하지만 실제 데이터가 어떤 경로로 이동하고 각 단계에서 얼마나 처리 시간이 걸리는지는 시스템 설계에 따라 달라질 수 있다.</p> <p contents-hash="414c755dd94486197d094028acd1be3eb902d423b6d0775a42e68ba000be9014" dmcf-pid="WlUC7HEorr" dmcf-ptype="general">파네시아와 메타는 이 문제를 하드웨어로 풀었다.</p> <p contents-hash="7dc43b2799f6ad31e69b11a3c653f25b27fe00f4eb4712631605395cfe1c5657" dmcf-pid="YSuhzXDgrw" dmcf-ptype="general">먼저 고성능 패브릭 스위치를 통해 수많은 장치 사이의 경로를 구성하고, 장치마다 통신 경로가 크게 달라지지 않도록 설계했다.</p> <p contents-hash="89503edfcaa788c6937d53fe5def81f7e9470d290d41a65748ba937682b62f21" dmcf-pid="Gv7lqZwarD" dmcf-ptype="general">링크 가속 유닛(LAU)은 장치 간 통신 과정에서 반복되는 작업을 전용 하드웨어가 처리하도록 한다. 소프트웨어 개입을 줄여 통신 처리 시간을 일정하게 유지하기 위한 장치다.</p> <p contents-hash="9df5c11632eac72228506d6f4ba5bb0a7838f9db0bd701b475c0df367ff822da" dmcf-pid="HTzSB5rNwE" dmcf-ptype="general">패브릭 컨트롤러는 데이터 요청이 처리되는 순서를 시스템 전체에서 관리한다. 통신 경로와 처리 과정, 순서를 가능한 한 일정하게 만들어 장치별 지연시간 편차를 줄이는 것이 핵심이다.</p> <p contents-hash="e31edb3e09e0c03ff6264460a0f450b382a3f2dc6175d4dba70ba793c8db38fe" dmcf-pid="Xyqvb1mjEk" dmcf-ptype="general">데이터센터의 물리적인 배치도 반도체 칩 설계 방식을 따른다.</p> <p contents-hash="0332079b0c3ed4657c8c45cd724f0d629ff8109da6bc9c3a6da691b252611351" dmcf-pid="ZWBTKtsAEc" dmcf-ptype="general">칩 내부에서는 CPU와 메모리, 가속기 등의 회로 블록을 일정한 원칙에 따라 배치해 신호가 이동하는 거리를 관리한다. 파네시아와 메타는 이 같은 '칩 플로어플랜' 개념을 데이터센터에 적용했다.</p> <p contents-hash="128bb4335e5845636bb59a7535d067cab8f3a19659749f41ae339cb4b1e817bb" dmcf-pid="5Yby9FOcmA" dmcf-ptype="general">CPU·가속기·메모리·스위치 등을 묶은 단위를 트레이로 만들고, 여러 트레이를 포드로 묶은 뒤 여러 포드를 패브릭으로 연결하는 계층 구조다. 데이터센터를 거대한 회로처럼 보고 자원을 규칙적으로 배치하는 셈이다.</p> <p contents-hash="5bf62f36578285081f882175f5b8a03805268264cefae09d5ebb45682df98ef8" dmcf-pid="1GKW23Iksj" dmcf-ptype="general">논문에서 제시한 구조 규모도 눈에 띈다. 연구팀은 엔비디아 GB200 NVL72를 참조 구성으로 삼아 CPU 한 개가 가속기 2개를 관리하는 구조에서 출발했다. 이를 제안 구조에서는 16개까지 늘렸다. CPU 한 개가 관리하는 가속기 수가 8배 증가한다.</p> <p contents-hash="2a8c5b1abd21c0e87f2f3fd2f2b53bcd2440aa1961cad3023cc8ef8187ec7306" dmcf-pid="tH9YV0CEEN" dmcf-ptype="general">여기에 여러 그룹을 계층적으로 연결하면 최대 약 960개 가속기를 하나의 코히런스 도메인으로 묶을 수 있다는 것이 연구팀의 설명이다.</p> <p contents-hash="a1980e8da807abf7c143bef5445e3bea71f57afcdda94f4ccbca10099ccf2184" dmcf-pid="Fyqvb1mjsa" dmcf-ptype="general">통신 지연시간도 기존 스케일아웃 네트워크 대비 크게 줄어든다. 논문에서는 기존 마이크로초 수준의 장치 간 접근을 수백 나노초 수준으로 낮춰 최대 약 10분의 1까지 단축할 수 있다고 제시했다.</p> <p contents-hash="2bd4cbdb1a21e02064cfc55390ea4494c2850fb8bbc9cfb6dd197b120bfa070b" dmcf-pid="3WBTKtsAwg" dmcf-ptype="general">대규모 AI 시스템에서 지연시간을 줄이는 것만큼 중요한 것이 장애 대응이다. 가속기 수백개가 하나의 작업에 참여하는 환경에서 특정 부품 하나의 고장 때문에 서버 전체를 교체하거나 중단해야 한다면 시스템 운영 효율이 떨어질 수밖에 없다.<br></p> <figure class="figure_frm origin_fig" contents-hash="39bf2f1b51701e5ea4bd797eadc33e7e7f67f3267eb8f19ce892e572bf55ff7e" dmcf-pid="0Yby9FOcDo" dmcf-ptype="figure"> <p class="link_figure"><img alt="기존 네트워크 기반 구조와 단일 칩형 CXL 패브릭의 아키텍처 관점 비교." class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202609/08/etimesi/20260908140215816yzhz.jpg" data-org-width="668" dmcf-mid="7w7lqZwaOZ" dmcf-mtype="image" height="auto" src="https://img3.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202609/08/etimesi/20260908140215816yzhz.jpg" width="658"></p> <figcaption class="txt_caption default_figure"> 기존 네트워크 기반 구조와 단일 칩형 CXL 패브릭의 아키텍처 관점 비교. </figcaption> </figure> <p contents-hash="eef3c8890ecaacb023445500bea8ebafed562013e41d22ca0d16446e4da55952" dmcf-pid="pGKW23IkEL" dmcf-ptype="general">제안 구조는 CPU·가속기·메모리 등 자원을 보다 세분화해 연결한다. 이에 따라 장애가 발생했을 때 서버 전체가 아니라 문제가 발생한 부품만 교체하는 방식으로 대응할 수 있다는 것이 연구팀 설명이다.</p> <p contents-hash="01bfd0c7d26a6c9aa414c5b941f265fa929f61dc28b730d049bf2b7eeee474bb" dmcf-pid="UH9YV0CEmn" dmcf-ptype="general">데이터센터 전체를 하나의 CXL 기반 시스템으로 묶기 위해서는 물리적 거리라는 또 다른 장벽도 넘어야 한다.</p> <p contents-hash="34744c778f6dca22afe4ca10fabab0d931ed10f991f75b67193246bb899583ca" dmcf-pid="uX2GfphDmi" dmcf-ptype="general">고속 CXL 신호는 전기 신호를 기반으로 하기 때문에 케이블이 길어질수록 신호가 약해진다. 연구팀은 최신 128 GT/s 전송 속도를 기준으로 신호를 두 차례 보강하더라도 안정적인 연결 거리가 약 7m, 랙으로는 약 6~7개 수준이라고 설명했다.</p> <p contents-hash="4f33877e3361680ab364f2f21d3cf70a2d7875905ec5c2e9173aa454fcffc5a2" dmcf-pid="7ZVH4UlwsJ" dmcf-ptype="general">이에 대한 해법으로 제시한 것이 CXL-over-Optics다. CXL의 시스템 구조는 유지하면서 실제 신호 전송 구간을 전기 대신 광통신으로 바꾸는 방식이다.</p> <p contents-hash="84ed5b29370546ffdba677142d8cf343d51935bf3a24a380a8967fda41fb2a64" dmcf-pid="z5fX8uSrsd" dmcf-ptype="general">광통신을 이용하면 전기 신호의 거리 한계를 넘어 더 먼 랙까지 고속으로 연결할 수 있다. 궁극적으로는 데이터센터 전체를 하나의 스케일업 패브릭으로 연결하기 위한 기반 기술이 될 수 있다.</p> <p contents-hash="f024326ee0704359750652fccf40b8e71ca1898081ffa89abf5d30f6b01bcb26" dmcf-pid="q14Z67vmwe" dmcf-ptype="general">파네시아는 관련 핵심 기술을 실제 반도체로 구현하고 있다는 점도 강조했다. CXL·PCIe 콤보 기반 패브릭 컨트롤러와 LAU는 실리콘 검증을 마쳤으며, 패브릭 스위치는 실제 칩 제작을 완료해 사전 배포용 칩을 제공하고 있다. CXL-over-Optics 역시 PoC를 완료한 상태다.</p> <p contents-hash="31779f67d3618b4a56e50b3f319080126349266035bd4c5bba93757f9f9d38f1" dmcf-pid="Bt85PzTswR" dmcf-ptype="general">이번 연구는 AI 인프라 경쟁 기준이 달라지고 있다는 점을 보여준다. AI 가속기 연산 성능을 높이는 것만으로는 초대형 모델을 효율적으로 처리하기 어렵다. 수백~수천개 가속기가 마치 하나의 시스템처럼 움직일 수 있도록 연결 구조를 설계하는 것이 새로운 과제가 되고 있다.</p> <p contents-hash="1e73c0c301ea7a69d42cbd5732ff2aa7c4ca276d9606cc00a15339833398e873" dmcf-pid="bF61QqyOwM" dmcf-ptype="general">파네시아와 메타의 접근은 이 문제를 '데이터센터를 하나의 칩처럼 설계한다'는 관점에서 풀었다. CXL을 기반으로 CPU·가속기·메모리를 하나의 자원 영역으로 묶고, 전용 하드웨어로 통신 경로와 처리시간의 편차를 줄이는 방식이다.</p> <p contents-hash="b08c5ea65013fb4a760d6191bfcb14598ff24add0e3c11257c756419f6f7fceb" dmcf-pid="K3PtxBWIrx" dmcf-ptype="general">향후 CXL-over-Optics까지 상용화 단계로 이어진다면 랙 내부에 한정됐던 스케일업 영역을 데이터센터 전체로 확대할 수 있는 길이 열릴 수 있다. AI 데이터센터 시장에서 GPU 자체의 성능 경쟁과 함께 가속기 수백개를 얼마나 효율적으로 하나의 컴퓨터처럼 움직이게 할 수 있는지를 둘러싼 경쟁도 본격화될 전망이다.</p> <p contents-hash="ec54b4fdac9488e873ba30a0f54eb82ec8e8d11330996a10f9ba1caa68d79713" dmcf-pid="90QFMbYCEQ" dmcf-ptype="general">김현민 기자 minkim@etnews.com</p> </section> </div> <p class="" data-translation="true">Copyright © 전자신문. 무단전재 및 재배포 금지.</p> 관련자료 이전 “접는 방식도 삼성처럼”…화웨이·샤오미 신작, 애플까지 온다 09-08 다음 개인정보 또 유출됐는데…팬은 떠나기 어려운 위버스 [이슈] 09-08 댓글 0 등록된 댓글이 없습니다. 로그인한 회원만 댓글 등록이 가능합니다.
