[분석] AI 칩 '사각 패널'도 대만이 먼저···삼성 패키징 또 뒤쳐지나 작성일 08-28 32 목록 <div id="layerTranslateNotice" style="display:none;"></div> <strong class="summary_view" data-translation="true">파워텍·ASE 2027년 패널 양산 돌입 <br>AMD·브로드컴까지 초기 수요 확보 <br>TSMC도 CoPoS로 사각 생산판 전환 <br>삼성 Cube-E 보유했지만 양산 늦어</strong> <div class="article_view" data-translation-body="true" data-tiara-layer="article_body" data-tiara-action-name="본문이미지확대_클릭"> <section dmcf-sid="B4zbHUNdGC"> <figure class="figure_frm origin_fig" contents-hash="3117b51ea58d457301ccbeca183a4d5a7812a239688f0bd4e902a182fee5a97a" data-idxno="462463" data-type="photo" dmcf-pid="b8qKXujJ1I" dmcf-ptype="figure"> <p class="link_figure"><img alt="반도체 생산라인에서 작업자가 300㎜ 원형 웨이퍼를 검사하고 있다. 반도체 전공정은 원통형 단결정 실리콘 잉곳에서 잘라낸 원형 웨이퍼를 중심으로 발전했지만, AI 칩 패키지가 대형화하면서 후공정에서는 원형 생산판의 가장자리 손실을 줄일 수 있는 사각 패널이 대안으로 부상하고 있다. /여성경제신문DB" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202608/28/552814-8XPEppr/20260828182155858iino.jpg" data-org-width="1080" dmcf-mid="UBrL2RyOGT" dmcf-mtype="image" height="auto" src="https://img3.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202608/28/552814-8XPEppr/20260828182155858iino.jpg" width="658"></p> <figcaption class="txt_caption default_figure"> 반도체 생산라인에서 작업자가 300㎜ 원형 웨이퍼를 검사하고 있다. 반도체 전공정은 원통형 단결정 실리콘 잉곳에서 잘라낸 원형 웨이퍼를 중심으로 발전했지만, AI 칩 패키지가 대형화하면서 후공정에서는 원형 생산판의 가장자리 손실을 줄일 수 있는 사각 패널이 대안으로 부상하고 있다. /여성경제신문DB </figcaption> </figure> <p contents-hash="f4331be170a744dba5e9e1cc8c3ba7d9d81cb548f50b6e264538a27ed28c6fcd" dmcf-pid="K6B9Z7Ai5O" dmcf-ptype="general">반도체 미세공정에 이어 인공지능(AI) 칩 첨단 패키징에서도 대만의 생산 속도가 빨라지고 있다. GPU와 고대역폭메모리(HBM), 칩렛을 한데 묶으면서 패키지가 거대해지자 300㎜ 원형 웨이퍼 대신 모서리까지 생산면적으로 활용할 수 있는 대형 사각 패널이 차세대 생산방식으로 부상하면서다.</p> <p contents-hash="bfbea91b266285ac6413def082190989e853783d9b99f906e2f4e715da1a04f2" dmcf-pid="9Pb25zcnXs" dmcf-ptype="general">28일 관련업계 등에 따르면 대만 파워텍과 ASE는 2027년 패널 기반 첨단 패키징 양산에 들어갈 계획이고 TSMC도 CoWoS를 사각 패널 기반 CoPoS로 확장하고 있다. 삼성전자 역시 FO-PLP를 활용하는 Cube-E를 첨단 패키징 포트폴리오에 두고 있지만 대만 업체들이 양산 시점과 고객을 구체화하면서 기술 보유를 실제 생산능력과 고객 확보로 얼마나 빨리 연결하느냐가 다시 과제로 떠올랐다.</p> <p contents-hash="cdf4713706de85b1f44d6e07f80489a4fe76b3f820389a09f8da184f00e76760" dmcf-pid="2QKV1qkLtm" dmcf-ptype="general">웨이퍼가 원형인 데는 이유가 있다. 반도체의 출발점인 단결정 실리콘 잉곳 자체가 원통형으로 성장하기 때문이다. 잉곳을 얇게 절단하면 자연스럽게 원형 웨이퍼가 만들어지고 전공정 장비와 노광·증착·식각 공정 역시 이 규격을 중심으로 발전했다. 현재 최첨단 반도체 생산의 표준인 300㎜ 웨이퍼도 이 계보 위에 있다.</p> <p contents-hash="b52f7412d65d64a40534a1a964bd8ae2f7488a3f61aaa5a22c9dfe316e3ff38b" dmcf-pid="Vx9ftBEoHr" dmcf-ptype="general">문제는 패키징이다. 전공정에서 트랜지스터를 만드는 것과 달리 패키징에서는 반드시 원형 실리콘 판을 고집할 필요가 없다. 특히 AI 가속기는 하나의 GPU 다이만 포장하지 않는다. GPU나 ASIC 옆에 여러 개의 HBM을 배치하고 칩렛과 입출력(I/O) 다이까지 연결하면서 하나의 패키지가 차지하는 면적이 빠르게 커지고 있다.</p> <p contents-hash="073908bb0159624560815561cec54d6aec42627a36c2dc30e9cdd457778d3668" dmcf-pid="fM24FbDgZw" dmcf-ptype="general"><strong>AI 패키지 생산 커질수록<br>원형 가장자리 손실 확대<br>사각 패널이 모서리 되찾아</strong></p> <p contents-hash="59095a7f299b374ad13c3464b1abc5ad3a23c538cc420c131c23911dfe8e3541" dmcf-pid="44zbHUNd1D" dmcf-ptype="general">패키지가 작을 때는 원형의 손실이 큰 문제가 아니었다. 그러나 사각형인 대형 AI 패키지를 원형 웨이퍼 위에 배열하면 가장자리에 걸친 패키지는 온전히 만들 수 없다. 패키지가 커질수록 원 둘레에서 발생하는 기하학적 손실도 생산성 문제로 커진다. AI가 반도체의 미세화 한계뿐 아니라 웨이퍼의 '모양'이라는 오래된 제조 조건까지 건드리기 시작한 셈이다.</p> <p contents-hash="f42beeac2e767d1732e1c648c0ee2f991a4b79892e47c904569a60d5c09df0a3" dmcf-pid="88qKXujJZE" dmcf-ptype="general">사각 패널은 이 공간을 되찾는다. 원 안에 사각형을 집어넣는 대신 처음부터 넓은 직사각형 또는 정사각형 생산판을 사용해 GPU와 HBM을 묶은 대형 패키지를 배열한다. 단순히 네 귀퉁이를 활용한다는 의미를 넘어 한 번의 공정에서 처리할 수 있는 전체 면적을 확대할 수 있다.</p> <p contents-hash="23041501f854d308571a2eefb73b601dd21ede3294875ecbc90185c3d65d753f" dmcf-pid="66B9Z7AiXk" dmcf-ptype="general">대만 최대 OSAT인 ASE가 지난 5월 공개한 310×310㎜ 패널 레벨 패키징 생산라인의 유효 면적은 9만6100㎟다. 원형 웨이퍼에서 사각 패널로 전환해 더 많은 다이를 배치하고 재료 이용률과 처리량을 높이는 방식이다. FOCoS에서는 2/2㎛ 수준의 선폭·선간격을 지원하며 새로운 자동화 생산라인은 2027년 상반기 가동할 예정이다.</p> <div contents-hash="f964562f755566b1f539b20964b7a1598df685fa241b3e0c592013d29bae287e" dmcf-pid="PPb25zcn5c" dmcf-ptype="general"> 파워텍도 같은 방향으로 움직이고 있다. 메모리 패키징과 테스트를 주력으로 성장한 파워텍은 FOPLP를 새로운 성장축으로 삼아 2027년 양산을 준비하고 있다. AMD와 브로드컴이 초기 수요처로 거론되는 가운데 2028년에는 생산능력을 추가 확대할 계획이다. 메모리 후공정 업체가 AI 가속기의 첨단 패키징으로 생산 영역을 넓히는 변화다. </div> <figure class="figure_frm origin_fig" contents-hash="4501936ee6c1290966286a0f42c332d2dff1b4fbdb670b7cabe1b2f0bce0730e" data-idxno="462466" data-type="photo" dmcf-pid="QQKV1qkL1A" dmcf-ptype="figure"> <p class="link_figure"><img alt="팬아웃 패널 레벨 패키징(FOPLP)은 기존 원형 웨이퍼 대신 대형 사각 패널을 사용해 모서리까지 생산면적으로 활용하는 첨단 패키징 기술이다. 패널이 커질수록 GPU와 HBM, 칩렛을 한 번에 더 많이 배치할 수 있어 AI·HPC용 대형 패키지의 처리량과 면적 효율을 높일 수 있다. / 여성경제신문DB" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202608/28/552814-8XPEppr/20260828182157481prdo.png" data-org-width="1280" dmcf-mid="uGRKXujJHv" dmcf-mtype="image" height="auto" src="https://img4.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202608/28/552814-8XPEppr/20260828182157481prdo.png" width="658"></p> <figcaption class="txt_caption default_figure"> 팬아웃 패널 레벨 패키징(FOPLP)은 기존 원형 웨이퍼 대신 대형 사각 패널을 사용해 모서리까지 생산면적으로 활용하는 첨단 패키징 기술이다. 패널이 커질수록 GPU와 HBM, 칩렛을 한 번에 더 많이 배치할 수 있어 AI·HPC용 대형 패키지의 처리량과 면적 효율을 높일 수 있다. / 여성경제신문DB </figcaption> </figure> <p contents-hash="b457e2f931d2b3bed1d3a0cf1d6fc7ffba5b695c0711a90a3bc20264d8eee82b" dmcf-pid="xx9ftBEoGj" dmcf-ptype="general"><strong>파워텍·ASE 패널 양산 채비<br>TSMC도 CoPoS 개발 가세<br>대만 후공정 사각형으로 이동</strong></p> <p contents-hash="7411dcb1a2e960df740ffdd5afb913a606796e4bf466bb90e2356dcb77130b71" dmcf-pid="yysCowztXN" dmcf-ptype="general">TSMC도 원형을 벗어난다. 현재 엔비디아를 비롯한 AI 반도체 공급망에서 핵심 역할을 하는 CoWoS는 300㎜ 웨이퍼 기반 공정을 사용한다. 그러나 AI 패키지와 인터포저 면적이 계속 커지자 TSMC는 후속 기술인 CoPoS(Chip-on-Panel-on-Substrate)를 개발하고 있다.</p> <p contents-hash="55101ebd6bafc00a48d75b3a7d4c29af9ed493d927dc7b1cc39fe88a0c6c9a4f" dmcf-pid="WWOhgrqFHa" dmcf-ptype="general">TSMC가 추진하는 초기 규격은 310×310㎜ 사각 패널이다. 장비와 소재 검증을 거쳐 2027년 파일럿 생산, 이후 본격적인 양산으로 연결하는 일정이 거론된다. 기존 CoWoS 생산능력을 단순히 늘리는 것이 아니라 생산판의 형상 자체를 바꾸는 것이다.</p> <p contents-hash="16d8cc9cb7567935333f2b60b471f497a1be7b46a324b2a1bd0921d9ca4ed9b5" dmcf-pid="YYIlamB3Hg" dmcf-ptype="general">다만 원을 사각형으로 바꾼다고 생산성이 자동으로 올라가는 것은 아니다. 판이 넓어질수록 공정 전체에서 동일한 두께와 미세 배선을 유지하기 어려워지고 열과 재료 특성 차이로 패널이 휘는 워피지(Warpage) 문제도 커진다. 미세한 재배선층(RDL)을 넓은 면적에 걸쳐 균일하게 형성하고 칩과 HBM의 위치를 정확하게 맞추면서 높은 수율까지 확보해야 한다.</p> <div contents-hash="4eb67ec5452c5d6f1aa0a2934dc74dc026e28e5512ea24e822c39cd381705156" dmcf-pid="GGCSNsb0to" dmcf-ptype="general"> 생산장비도 달라진다. 원형 웨이퍼에서 사용하는 회전식 스핀 코팅을 대형 사각 패널에 그대로 적용하기 어렵기 때문에 슬릿 코팅 등 패널에 맞는 공정이 필요하다. 대형 AI 인터포저가 노광장비의 단일 노광영역보다 커지면 여러 노광영역을 정밀하게 이어 붙이는 기술도 중요해진다. 사각형으로 모서리를 살리는 대신 넓어진 면적 전체를 같은 정밀도로 가공해야 하는 새로운 문제가 발생하는 것이다. </div> <figure class="figure_frm origin_fig" contents-hash="13925db6cf09e34f0eaa3e6cf1a2f1dc32be3e8dfb4dc84c720e2f5427a05de4" data-idxno="462464" data-type="photo" dmcf-pid="HHhvjOKpYL" dmcf-ptype="figure"> <p class="link_figure"><img alt="2027년 세계 최초 AI 칩용 패널 레벨 패키징(FOPLP) 양산을 목표로 22억 달러를 투자하는 대만 파워텍. /파워텍" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202608/28/552814-8XPEppr/20260828182158763cukc.jpg" data-org-width="670" dmcf-mid="76rGDS4qtS" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202608/28/552814-8XPEppr/20260828182158763cukc.jpg" width="658"></p> <figcaption class="txt_caption default_figure"> 2027년 세계 최초 AI 칩용 패널 레벨 패키징(FOPLP) 양산을 목표로 22억 달러를 투자하는 대만 파워텍. /파워텍 </figcaption> </figure> <p contents-hash="98c4cc50c44cec3b8e648d5b5f6c608bfafc40a90962de7ad888cd61c535183f" dmcf-pid="XXlTAI9UGn" dmcf-ptype="general"><strong>면적 넓히면 생산량 늘지만<br>워피지·미세배선 난도 상승<br>패널 크기보다 수율이 관건</strong></p> <p contents-hash="38767f8899c3a6f2370779de7e21777fb59d7eb5c609b6681bc4e70d8c10aa80" dmcf-pid="ZZSycC2uti" dmcf-ptype="general">따라서 패널 레벨 패키징의 기술 경쟁은 단순한 크기 경쟁이 아니다. 더 큰 사각형을 만드는 업체보다 넓어진 면적 전체에서 미세 배선과 평탄도, 정렬 정확도를 유지하면서 불량률을 낮추는 업체가 경제성을 확보한다. 패널을 단계적으로 대형화하려는 것도 면적 확대와 제조 난도를 함께 풀어야 하기 때문이다.</p> <p contents-hash="c38be96c87bfbe1d4bea90859c453c41e02b63d7c7bbfe77867881acfc5e759e" dmcf-pid="5qt0lZd8XJ" dmcf-ptype="general">더 중요한 변화는 AI 반도체의 성능 향상 방식이다. 과거에는 하나의 실리콘 다이 안에 더 많은 트랜지스터를 집어넣기 위해 선폭을 줄였다. AI 시대에는 여기에 GPU·ASIC·HBM·칩렛을 넓은 면적에 배치하고 짧은 배선으로 연결하는 이종집적이 추가됐다. 패널 기술 역시 칩렛·ASIC·HBM 사이의 고대역폭·저지연 연결과 더 거대한 시스템 인 패키지(SiP)를 구현하기 위한 생산기술로 발전하고 있다.</p> <p contents-hash="770b6ce2aef90d524a648053b23fbe538dacf5fb9fb17a01849c548da365cb19" dmcf-pid="1BFpS5J6Gd" dmcf-ptype="general">이 변화는 OSAT의 역할도 바꾼다. 파워텍처럼 메모리 패키징과 테스트를 담당하던 업체가 AI 칩용 FOPLP를 양산하고 ASE가 대형 AI 패키지를 위한 자동화 패널 라인을 구축하면 후공정은 완성된 반도체를 단순히 포장하는 마지막 단계에 머물지 않는다. 어떤 로직과 메모리를 어떤 면적에 배치하고 어떤 배선으로 연결할지가 완성된 AI 가속기의 성능과 생산량을 결정하는 제조공정으로 올라선다.</p> <div contents-hash="a992f090fd7fb35794a912d08a1c4663e3a55cc5aa82a4ccb2cabbf47a53fb86" dmcf-pid="tb3Uv1iPZe" dmcf-ptype="general"> 여기서 삼성전자가 받는 압박도 커진다. 삼성은 Cube-E를 통해 FO-PLP와 대면적 RDL 인터포저를 결합하는 기술 방향을 이미 제시했다. 그러나 첨단 패키징에서는 기술 명칭이나 로드맵보다 고객 칩을 실제로 받아 높은 수율로 반복 생산할 수 있는 양산 경험이 중요하다. 파워텍과 ASE가 2027년을 양산 시점으로 못 박고 TSMC까지 CoPoS 전환을 준비한다면 삼성에는 Cube-E를 얼마나 빠르게 고객과 생산량으로 연결하느냐가 남는다. </div> <figure class="figure_frm origin_fig" contents-hash="727dcbe89b0d56485746f01286cb87ea93a4358010b514edf9cfa0f87d0d34c7" data-idxno="462467" data-type="photo" dmcf-pid="FK0uTtnQ5R" dmcf-ptype="figure"> <p class="link_figure"><img alt="삼성전자의 첨단 이종집적 패키징 기술 Cube-E 개념도. 미세 배선을 담당하는 실리콘 브리지와 FO-PLP 기반 대면적 RDL 인터포저를 결합해 GPU·NPU 등 로직 반도체와 HBM을 하나의 패키지에서 연결하는 구조다. AI 칩 대형화에 대응해 넓은 면적에서 여러 반도체를 수평으로 집적하는 기술이다. /삼성전자" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202608/28/552814-8XPEppr/20260828182200012gpte.png" data-org-width="638" dmcf-mid="z9Jwej3GXl" dmcf-mtype="image" height="auto" src="https://img4.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202608/28/552814-8XPEppr/20260828182200012gpte.png" width="658"></p> <figcaption class="txt_caption default_figure"> 삼성전자의 첨단 이종집적 패키징 기술 Cube-E 개념도. 미세 배선을 담당하는 실리콘 브리지와 FO-PLP 기반 대면적 RDL 인터포저를 결합해 GPU·NPU 등 로직 반도체와 HBM을 하나의 패키지에서 연결하는 구조다. AI 칩 대형화에 대응해 넓은 면적에서 여러 반도체를 수평으로 집적하는 기술이다. /삼성전자 </figcaption> </figure> <p contents-hash="dd7c00d64f961f1461af927fe992de48fcc457258bf35799ddd7d825ad7bf320" dmcf-pid="39p7yFLxtM" dmcf-ptype="general"><strong>삼성도 사각 패널 기술 있지만<br>대만은 고객·양산 일정 구체화<br>Cube-E 생산능력 전환이 관건</strong></p> <p contents-hash="f0d2ec0df9de5003953de15227ced7aae85fc6b5b46af3ca5b786f90dfd7b53b" dmcf-pid="02UzW3oM1x" dmcf-ptype="general">미세화가 실리콘 내부를 더 촘촘하게 만드는 기술이었다면 패널 레벨 패키징은 실리콘 밖의 집적 면적을 넓히는 기술이다. 트랜지스터 하나의 크기를 줄이는 것과 동시에 여러 개의 완성된 다이를 하나의 거대한 연산체처럼 연결하는 방향으로 반도체 생산기술이 확장되고 있다.</p> <p contents-hash="89299e7e2bd76b5e1f97bc4608f865df43aa29ff90ad7841eaa5d2853b84106f" dmcf-pid="pVuqY0gRGQ" dmcf-ptype="general">파워텍의 FOPLP와 ASE의 FOCoS, TSMC의 CoPoS가 비슷한 시기에 등장하는 이유도 여기에 있다. 특정 업체가 특이한 사각 패키지를 개발하는 것이 아니라 AI 가속기가 기존 300㎜ 웨이퍼 기반 패키징의 경제성을 압박하면서 대만의 파운드리와 OSAT가 동시에 생산판을 다시 설계하고 있다.</p> <div contents-hash="8bea77152fc0ab7897f3540ca33a45e3e3dda1882529438007b447c10ee0f988" dmcf-pid="Uf7BGpaeXP" dmcf-ptype="general"> 반도체 산업은 오랫동안 원형 웨이퍼 위에서 사각형 칩을 만들어왔다. AI는 이제 그 원 바깥에 남아 있던 공간까지 생산면적으로 끌어들이고 있다. 삼성도 이 방향의 기술을 확보했지만 대만에서는 파운드리뿐 아니라 OSAT까지 고객과 양산 일정을 앞세워 움직이고 있다. 사각 패널의 기술 경쟁은 이미 연구실의 크기 경쟁을 지나 실제 AI 칩을 누가 먼저 대량으로 찍어내느냐의 생산 경쟁으로 넘어가고 있다. </div> <figure class="figure_frm origin_fig" contents-hash="939d0dee2a22d82647258bec2c98c2c2781c8828606dace199dfa38005d3374e" data-idxno="462465" data-type="photo" dmcf-pid="u4zbHUNdH6" dmcf-ptype="figure"> <p class="link_figure"><img alt="AI 가속기 패키지가 커지면서 300㎜ 원형 웨이퍼의 가장자리에서는 대형 GPU·HBM 패키지를 온전히 배치하기 어려워진다. 대만 파워텍과 ASE는 사각 패널 기반 첨단 패키징 양산을 준비하고 TSMC도 CoPoS 개발에 나선 가운데 삼성전자 역시 FO-PLP 기반 Cube-E 기술을 보유하고 있다. 기술 방향은 같지만 대만 업체들이 고객과 양산 일정을 먼저 구체화하며 생산 전환 속도에서 앞서가는 모습을 그린 AI생성 이미지. /GPT-5.5" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202608/28/552814-8XPEppr/20260828182201454bdak.png" data-org-width="1024" dmcf-mid="qBhvjOKpXh" dmcf-mtype="image" height="auto" src="https://img1.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202608/28/552814-8XPEppr/20260828182201454bdak.png" width="658"></p> <figcaption class="txt_caption default_figure"> AI 가속기 패키지가 커지면서 300㎜ 원형 웨이퍼의 가장자리에서는 대형 GPU·HBM 패키지를 온전히 배치하기 어려워진다. 대만 파워텍과 ASE는 사각 패널 기반 첨단 패키징 양산을 준비하고 TSMC도 CoPoS 개발에 나선 가운데 삼성전자 역시 FO-PLP 기반 Cube-E 기술을 보유하고 있다. 기술 방향은 같지만 대만 업체들이 고객과 양산 일정을 먼저 구체화하며 생산 전환 속도에서 앞서가는 모습을 그린 AI생성 이미지. /GPT-5.5 </figcaption> </figure> <p contents-hash="6bae6b225d67900d38e98799ebcfc354d989a14d7b442bc67a7f35e35bdd6c97" dmcf-pid="78qKXujJt8" dmcf-ptype="general"><strong>☞CoWoS·CoPoS와 삼성 Cube 패키징</strong> = CoWoS(Chip-on-Wafer-on-Substrate)는 TSMC가 AI 가속기 생산에 사용하는 대표적인 2.5D 첨단 패키징 기술이다. GPU·ASIC 같은 로직 칩과 여러 개의 HBM을 인터포저 위에 수평으로 배치해 고속으로 연결한다. 현재 생산체계는 300㎜ 원형 웨이퍼를 기반으로 한다. CoPoS(Chip-on-Panel-on-Substrate)는 이 구조를 대형 사각 패널로 확장하는 차세대 방식이다. AI 패키지가 커질수록 원형 웨이퍼 가장자리의 활용하기 어려운 면적이 늘어나는 만큼 더 넓은 사각 패널에서 대형 패키지를 생산해 처리량과 면적 효율을 높이려는 것이다.</p> <p contents-hash="16dbbe2cd9818989107bf00940b92893fc43bfd97164c9b2d22952f717494a53" dmcf-pid="z6B9Z7AiG4" dmcf-ptype="general">삼성전자에도 이에 대응하는 첨단 패키징 계열이 있다. 2.5D Cube-S는 CPU·GPU·NPU 같은 로직과 HBM을 실리콘 인터포저 위에서 수평으로 연결하는 구조로 TSMC CoWoS와 기술적 방향이 가깝다. 반면 2.3D Cube-E는 미세 배선을 담당하는 실리콘 브리지와 TSV가 없는 RDL 인터포저, FO-PLP로 구현하는 대형 인터포저를 결합한다. 패키지가 커질수록 전체를 실리콘 인터포저로 만드는 것보다 비용 효율을 높이면서 GPU·NPU와 HBM 등 여러 칩을 넓게 통합할 수 있도록 설계됐다.</p> <p contents-hash="e70e22d694fd3d352c7ba1ccc3f1eedd9233daf6f0b5eccd42a2ebd113887c69" dmcf-pid="qPb25zcn1f" dmcf-ptype="general">삼성의 3D Cube-T·Cube-H는 방향이 다시 다르다. 과거 X-Cube로 불렸던 계열로 칩을 수직으로 쌓아 연결거리를 줄이고 집적도를 높이는 3D 패키징이다. 따라서 X-Cube를 CoPoS의 삼성판으로 보는 것은 정확하지 않다. TSMC의 CoWoS→CoPoS가 웨이퍼 기반 수평 집적을 사각 패널로 확대하는 변화라면 삼성은 Cube-S의 실리콘 인터포저, Cube-E의 FO-PLP 기반 대면적 수평 집적, Cube-T·H의 수직 적층을 병렬적으로 전개하고 있다.</p> <p contents-hash="f64f39a7cdfb27f128e64b36e4a831ed01b9a9479d15f70d5527146b442b15f3" dmcf-pid="BQKV1qkLZV" dmcf-ptype="general">여성경제신문 이상헌 기자<br>liberty@seoulmedia.co.kr</p> <p contents-hash="8cac204efa4b603e7fb96928e784bf8005caaf29422a81756ad33c6a8a492d21" dmcf-pid="baRJbQSrG2" dmcf-ptype="general">*여성경제신문 기사는 기자 혹은 외부 필자가 작성 후 AI를 이용해 교정교열하고 문장을 다듬었음을 밝힙니다. 기사에 포함된 이미지 중 AI로 생성한 이미지는 사진 캡션에 밝혀두었습니다.</p> </section> </div> 관련자료 이전 '모두의 AI' 한다고 다들 지능공장 될까?···통신 3사 AIDC 딜레마 08-28 다음 불복·소송으로 얼룩지는 정부 'AI 선발전' 08-28 댓글 0 등록된 댓글이 없습니다. 로그인한 회원만 댓글 등록이 가능합니다.
