삼성전자, 모바일서 AI 서버로 대면적 PLP 확장···2028년 상용화 목표 작성일 08-26 27 목록 <div id="layerTranslateNotice" style="display:none;"></div> <strong class="summary_view" data-translation="true">모바일·스마트워치용 양산 경험 토대로 AI용 FO-PLP 대면적 패키징 기술 개발 <br>TSMC도 2028년 AI용 FO-PLP 양산 준비···삼성전자도 비슷한 시점 상용화 목표</strong> <div class="article_view" data-translation-body="true" data-tiara-layer="article_body" data-tiara-action-name="본문이미지확대_클릭"> <section dmcf-sid="8fHF8D71Mt"> <figure class="figure_frm origin_fig" contents-hash="21c7eaef3972545c0e1d4ded18b9ae028bb999341511c79d946336de1c3b543a" data-idxno="238958" data-type="photo" dmcf-pid="64X36wztL1" dmcf-ptype="figure"> <p class="link_figure"><img alt="삼성전자가 인공지능(AI) 데이터센터 시장을 겨냥해 대면적 반도체 첨단 패키징 기술인 패널레벨패키징(PLP) 상용화에 속도를 낸다. 사진은 삼성전자의 FO-PLP 구조. / 사진=삼성전자" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202608/26/552777-a6ToU27/20260826173112705jnrh.jpg" data-org-width="960" dmcf-mid="VyXfaYx2e0" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202608/26/552777-a6ToU27/20260826173112705jnrh.jpg" width="658"></p> <figcaption class="txt_caption default_figure"> 삼성전자가 인공지능(AI) 데이터센터 시장을 겨냥해 대면적 반도체 첨단 패키징 기술인 패널레벨패키징(PLP) 상용화에 속도를 낸다. 사진은 삼성전자의 FO-PLP 구조. / 사진=삼성전자 </figcaption> </figure> <p contents-hash="384d7401a7d0f15480193b260a10cce9872ecc834d6c972c12155348e97b579b" dmcf-pid="P8Z0PrqFL5" dmcf-ptype="general">[시사저널e=고명훈 기자] 삼성전자가 인공지능(AI) 데이터센터 시장을 겨냥해 대면적 반도체 첨단 패키징 기술인 패널레벨패키징(PLP) 상용화에 속도를 낸다. 기존 모바일 기기에서의 대형 패널 양산 경험을 앞세워, AI용 초대형 패키지로 확장한다는 전략이다.</p> <p contents-hash="347329f6e18478f0ec2738560bb91916168f7b71ef8749077b4d4b65155212c8" dmcf-pid="Q65pQmB3iZ" dmcf-ptype="general">첨단 패키징 경쟁사인 대만 TSMC 또한 2028년을 목표로 AI 반도체·고성능컴퓨팅(HPC)용 팬아웃(FO)-PLP 양산을 준비 중인 것으로 전해진다. 삼성전자도 이와 비슷한 시점에 본격 상용화에 나설 것으로 전망된다.</p> <p contents-hash="215096d6c7e54122f93986e2f90152ae3f2135fd8e4cf1a255306a8df9d9af32" dmcf-pid="xP1Uxsb0dX" dmcf-ptype="general">26일 반도체업계에 따르면 삼성전자는 기존 PLP 양산에서 415×510㎜급 대형 패널을 활용해온 경험을 바탕으로 AI용 FO-PLP 대면적 패키징 기술을 개발하고 있다.</p> <p contents-hash="e1eaf2503035a61dce815c4ddfa9c075a9cfa2c8991db84c1a53a9bf44ccf411" dmcf-pid="yvLAy9rNdH" dmcf-ptype="general">FO-PLP는 반도체 칩을 사각형 패널 위에서 패키징하는 기술이다. 기존 원형의 웨이퍼 위에서 패키징하는 FO-웨이퍼레벨패키징(WLP)과 비교해 생산 효율성이 높단 장점이 있다. 원형의 웨이퍼는 칩 다이(die) 모양대로 자를 때 끝에 있는 모서리 부분이 버려지는데, 사각형 패널은 구조상 모서리에서 버려지는 부분이 없기 때문이다. 업계에 따르면 12인치(300mm) 웨이퍼를 기준으로 비교했을 때 PLP 방식이 통상 5배 이상 많은 칩을 생산할 수 있다.</p> <p contents-hash="0aaf81df7bf7f834f0f59b1bb8652ae2a981e2d6d2c22676f284a286117ffa38" dmcf-pid="WTocW2mjLG" dmcf-ptype="general">삼성전자는 415×510㎜ 사이즈의 패널로 PLP 상용화를 준비 중이다. 이는 그간 스마트폰·스마트워치 등 모바일 기기에서 양산 경험을 쌓아온 기술이다. 삼성전자는 지난 2023년 하반기 구글 픽셀폰의 일부 모바일 애플리케이션 프로세서(AP) 패키징에 FO-PLP 기술을 적용하기 시작했으며, 자사 갤럭시워치용 웨어러블 AP인 엑시노스 W1000 또한 FO-PLP 구조를 기반으로 하고 있다.</p> <p contents-hash="149ece7bf819d577af3187aaef6a49cfbed5db343b24256ae273e269a5655118" dmcf-pid="YygkYVsAeY" dmcf-ptype="general">반면, TSMC가 추진 중인 FO-PLP 패널 사이즈는 310×310㎜다. TSMC는 2027년 파일럿(시범) 생산을 거쳐, 2028년 하반기 상용화를 목표로 하고 있다. 그래픽처리장치(GPU) 기반 AI 가속기 시장을 선도 중인 엔비디아·AMD 등 칩에 FO-PLP 적용을 논의 중인 것으로 전해진다.</p> <p contents-hash="b23d717d10c7266a74ce98cf1e1171455dedd1b847b927890ab332f90c252c8e" dmcf-pid="GWaEGfOceW" dmcf-ptype="general">삼성전자와 TSMC의 패널 사이즈가 다른 것은 쉽게 말해 반도체 패키지를 찍어내는 작업판의 크기 차이라고 보면 된다. TSMC의 310×310㎜ 패널은 면적이 약 9만6100㎟고, 삼성전자의 415×510㎜ 패널은 약 21만1650㎟다. 즉, 삼성전자의 패널 면적이 2.2배가량 큰 셈이다.</p> <p contents-hash="4738d6c18dbc64ca3df3a21f485fa91e99feb99f41d4ab09d0064e29d1e4ac28" dmcf-pid="HYNDH4IkJy" dmcf-ptype="general">이론적으로는 패널이 클수록 한 패널 위에 더 많은 패키지를 배치할 수 있기 때문에 생산성이 높다고 볼 수 있지만, 패널이 커질수록 휨(워피지) 현상이나 두께 균일도, 패널 전체의 위치 정합 등 수율을 일정하게 유지하기 어렵다는 문제가 있다. 특히 AI 서버용 반도체 패키지에선 기존 스마트폰용 PLP와 달리 패키지 자체가 크고 여러 로직 칩렛과 고대역폭메모리(HBM) 등을 집적해야 해서 기술 난도가 높아진다.</p> <p contents-hash="b1dbec95d50aca55578ae40e10ace99e49bd09bc51cabcef5f8b6eb966c8f192" dmcf-pid="XGjwX8CEJT" dmcf-ptype="general">삼성전자는 기존 모바일용 PLP에서 확보한 415×510㎜ 대형 패널 공정 경험과 인프라 강점을 토대로, AI 서버 시장에서도 대면적 패키징 기술을 확장할 수 있단 설명이다.</p> <p contents-hash="e94d67cfd05ab510fb7b3194e17dabb62d2e2edee5ac47876d9e6dae1a830cd8" dmcf-pid="ZHArZ6hDLv" dmcf-ptype="general">이희석 삼성전자 수석은 이날 수원컨벤션센터에서 열린 ASPS 2026 반도체 패키징 트렌드 포럼에서 "PLP에서 대만은 310x310mm로 접근하고 있는데 삼성전자도 FO-PLP로 수년 동안 제품을 양산해왔다. 픽셀폰에 들어가는 부품, 갤럭시워치에 들어가는 것들이 PLP를 기반으로 만들어졌고 그때 사용했던 패널 사이즈가 415x510mm이었다"며, "삼성전자는 해당 사이즈로 계속하고 있고, 대만이 양산 시점을 2028년 정도로 예상하고 있는데 우리도 그쯤 되지 않을까 생각된다"고 말했다.</p> <p contents-hash="6697f6db2d596f79b8ede73a63417fe9e08b6bbfb72d4fa53d3955d671dc07cc" dmcf-pid="51DIFMTseS" dmcf-ptype="general">삼성전자는 아울러, AI 반도체의 급격한 대형화 추세와 함께 차세대 패키징 기술로 지목되는 유리기판 등 연구개발도 지속 중이라고 밝혔다. 유리는 기존 유기 소재보다 치수 안정성이 우수하고 열팽창계수를 실리콘과 가깝게 조절할 수 있어 대형 패키지의 휨 현상을 제어하는 데 유리하다.</p> <div contents-hash="2aef42aa8f663f32917e58d1282f9bf81a8fc008b2c7375b844c5022018e3fa8" dmcf-pid="1twC3RyOJl" dmcf-ptype="general"> 이 수석은 "개인적으로 유리기판 상용화 시점에 대해선 빠르면 2029년에 나올 것으로 보는데, 2030년 정도가 사실 현실적이지 않을까 생각된다"며, "패키지 사이즈가 커지다 보면 치수적으로 관리하기가 더 힘들어지고, 코어를 점점 더 만들기 어려워진다. 유리가 이를 극복하는 데 유용하게 사용될 것으로 기대하고 있다"고 설명했다. </div> <figure class="figure_frm origin_fig" contents-hash="c7fdcbca1c20f0e9a4aebe9e4db5b9cf54a6e6c17df4ad8be4b81d3d19781f37" data-idxno="238959" data-type="photo" dmcf-pid="tFrh0eWIdh" dmcf-ptype="figure"> <p class="link_figure"><img alt="이희석 삼성전자 수석은 26일 수원컨벤션센터에서 열린 'ASPS 2026' 반도체 패키징 트렌드 포럼에서 하이브리드 본딩을 활용해 로직 다이와 메모리의 위치를 바꿔 발열 문제를 개선하는 방안도 검토 중이라고 전했다. / 사진=고명훈 기자" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202608/26/552777-a6ToU27/20260826173113976ajcp.jpg" data-org-width="960" dmcf-mid="fTmlpdYCn3" dmcf-mtype="image" height="auto" src="https://img3.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202608/26/552777-a6ToU27/20260826173113976ajcp.jpg" width="658"></p> <figcaption class="txt_caption default_figure"> 이희석 삼성전자 수석은 26일 수원컨벤션센터에서 열린 'ASPS 2026' 반도체 패키징 트렌드 포럼에서 하이브리드 본딩을 활용해 로직 다이와 메모리의 위치를 바꿔 발열 문제를 개선하는 방안도 검토 중이라고 전했다. / 사진=고명훈 기자 </figcaption> </figure> <p contents-hash="056694d4e618ba89c5eb7cc9bd98ac1096b259f2be1cd028bd078f2daafc584c" dmcf-pid="F3mlpdYCdC" dmcf-ptype="general">패키지 대형화와 함께 수직 방향의 고집적화 기술 개발에도 집중하고 있다. 대표적으로 하이브리드 카파 본딩(HCB)이 있다. HBM은 여러개의 D램 다이를 수직으로 쌓은 뒤 실리콘 관통전극(TSV)과 마이크로 범프 등을 이용해 연결하는 방식으로 만들어지는데, 적층 수가 많아질수록 전체 HBM 패키지 높이가 커져서 발열 등을 개선하는 데 한계가 지적된다.</p> <p contents-hash="b3543597f8b5e8406d986b8b28367504e96fa1cd477d8f645f4c99d5e5fffc96" dmcf-pid="30sSUJGhJI" dmcf-ptype="general">하이브리드 본딩은 마이크로범프를 거치지 않고 구리 패드를 직접 접합해 칩을 연결하는 기술로, 이를 통해 연결 간격을 줄이고 전체 적층 두께를 낮출 수 있어 차세대 HBM의 핵심 패키징 기술로 꼽힌다.</p> <p contents-hash="62b9ff519682e769796dd66ea439a338a79a32d1394d05d0c4fe1ee25619d412" dmcf-pid="0pOvuiHliO" dmcf-ptype="general">이 수석은 하이브리드 본딩을 활용해 로직 다이와 메모리의 위치를 바꿔 발열 문제를 개선하는 방안도 검토 중이라고 전했다. 기존엔 가장 밑에 로직 다이가 있고 그 위로 HBM이 쌓이는 구조인데, 이를 바꿔서 적층된 HBM의 가장 윗단에 로직 다이를 올려놓는 방식이다.</p> <p contents-hash="1bd245491e130f0007d42473645eaf193bbdd802a7c54cee0dfaff2aa0e255ee" dmcf-pid="pUIT7nXSMs" dmcf-ptype="general">마이크로 범프로 연결하는 구조에선 해당 방식을 활용했을 때 전력 공급과 신호 연결을 위한 추가 TSV 등이 필요해지는 문제가 발생하지만, 하이브리드 본딩을 통해 적층 두께를 줄인다면 로직을 상부에 배치하더라도 전력 공급 경로를 단축시키는 것은 물론, 열 방출 효과도 높일 수 있단 설명이다.</p> <p contents-hash="65b42419226751e7af71ea76603d3c0deb9e55f8a4c06ea666541c92e056afba" dmcf-pid="UuCyzLZvim" dmcf-ptype="general">이 수석은 "마이크로 범프 기반 구조에서는 약 20~25㎛ 수준인 연결 피치를 하이브리드 본딩을 통해선 10㎛ 이하까지 줄일 수 있다"며, "이를 통해 같은 수의 다이를 적층하더라도 전체 두께를 줄일 수 있어 열 특성이 크게 좋아지고, 미세 피치를 활용해 전력 공급 측면에서도 개선 가능성이 있다. 하이브리드 본딩을 적용하면 HBM 패키징에서 로직을 위에 배치했을 때도 열 방출 효과를 높이면서 전력 공급 경로도 단축할 여지가 생길 수 있다"고 설명했다.</p> </section> </div> <p class="" data-translation="true">Copyright © 시사저널e 무단전재 및 재배포 금지</p> 관련자료 이전 원하는 전자파 흡수 성능 입력하면 소재 '맞춤 설계' 08-26 다음 [스마트클라우드쇼 2026] “韓, AI 3위 아닌 1위 목표로 전략 세워야… 제조 강국 데이터 이점 살리면 기회 있어”(종합) 08-26 댓글 0 등록된 댓글이 없습니다. 로그인한 회원만 댓글 등록이 가능합니다.
