반도체 칩렛, 2배 더 빨라진다…'UCIe 3.0' 표준 발표

작성일 08-10

<div id="layerTranslateNotice" style="display:none;"></div>  
        <div class="article_view" data-translation-body="true" data-tiara-layer="article_body" data-tiara-action-name="본문이미지확대_클릭"> 
         <section dmcf-sid="HjrsF1kPsR">
          <figure class="figure_frm origin_fig" contents-hash="c09deab5fb63e294f56d9774682c2f5280a0d6ba28838ce0ecc9315327cf568e" dmcf-pid="XAmO3tEQrM" dmcf-ptype="figure">
           <p class="link_figure"><img class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202508/10/etimesi/20250810110222076erod.png" data-org-width="500" dmcf-mid="6qvyBzCnOg" dmcf-mtype="image" height="auto" src="https://img3.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202508/10/etimesi/20250810110222076erod.png" width="658"></p>
          </figure>
          <p contents-hash="71f4f3333e4219510e1968075704a0c8fe035c1b4047bb1fb52df9c043215af8" dmcf-pid="ZcsI0FDxEx" dmcf-ptype="general">서로 다른 반도체를 연결하는 '칩렛' 기술의 데이터 전송 속도가 최대 2배 빨라질 전망이다. 인공지능(AI) 시장을 겨냥한 새로운 표준 규격이 마련됐다.</p>
          <p contents-hash="1dba80d0ccb71bcf2a7c122495fa374b8af5c24ceabfc2040a82716938cab281" dmcf-pid="5kOCp3wMsQ" dmcf-ptype="general">UCIe(유니버셜 칩렛 인터커넥트 익스프레스) 컨소시엄은 최근 칩렛을 위한 표준 'UCIe 3.0'을 발표했다.</p>
          <p contents-hash="1e66df5e556d0436a1e83f896807deb6b16ff4e8c66c1c937f20f9a6933f19dc" dmcf-pid="1gEw5Xj4sP" dmcf-ptype="general">칩렛은 서로 다른 기능의 반도체를 연결, 최종 칩 패키지 성능을 끌어올리는 기술이다. 2022년 UCIe 컨소시엄이 발족돼 표준화 작업을 이끌고 있다. 삼성전자·TSMC·인텔·퀄컴·MS·구글 등 빅테크 기업을 포함, 다수 반도체 업체가 참여하고 있다.</p>
          <p contents-hash="240590c3763d613306df2807d394ae2a9f7eae2d724bfeacdb32d6e76402db23" dmcf-pid="taDr1ZA8O6" dmcf-ptype="general">기존 표준인 UCIe 2.0은 최대 전송 속도가 32GT/s(초당 320억번 전송)으로 제한됐지만, 새로운 표준에서는 최대 64GT/s(초당 640억번 전송)까지 지원한다. UCIe 3.0 표준에 맞추면 반도체끼리 신호를 주고 받는 속도가 2배 빨라질 수 있다는 의미다.<br></p>
          <figure class="figure_frm origin_fig" contents-hash="d296ef69bd570c502e6bbe2728e7f2353b8a8d4eeb98175c8dc4fbfb3da15907" dmcf-pid="FNwmt5c6I8" dmcf-ptype="figure">
           <p class="link_figure"><img alt="인텔의 칩렛 구조" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202508/10/etimesi/20250810110224305nzei.jpg" data-org-width="700" dmcf-mid="GgQMrD41re" dmcf-mtype="image" height="auto" src="https://img3.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202508/10/etimesi/20250810110224305nzei.jpg" width="658"></p>
           <figcaption class="txt_caption default_figure">
            인텔의 칩렛 구조
           </figcaption>
          </figure>
          <p contents-hash="ef4b6ce84cb9ae28227328fec2f050d693b0899a793d9b3364beb08c536d48d7" dmcf-pid="3jrsF1kPr4" dmcf-ptype="general">이같은 변화는 최근 급부상한 AI 반도체 칩 요구사항에 대응한 것으로 분석된다. 칩렛이 AI를 포함, 고성능컴퓨팅(HPC)용 반도체 칩에 많이 쓰이고 있어서다.</p>
          <p contents-hash="ab74c711b4fb03427a174f2488bd7402f78ace3235850a6395a3a55d4deb92d4" dmcf-pid="0AmO3tEQmf" dmcf-ptype="general">AI는 대규모 연산이 필요해 고성능 반도체 칩이 필요한데, 회로 미세화로는 성능을 높이는데 한계가 있어 칩렛이 대안으로 주목받고 있다.</p>
          <p contents-hash="387a31a607736c733edb4e1aa1c32dc2c2a9a05ee382ef771a22f1ab134dc70c" dmcf-pid="pcsI0FDxwV" dmcf-ptype="general">일례로 한 반도체 칩에 중앙처리장치(CPU)·그래픽처리장치(GPU)·신경망처리장치(NPU) 등 기능을 맡은 코어를 연결, 연산 속도를 높일 수 있다.</p>
          <p contents-hash="f9a270fec8c039ea84c3df4a84378aa19f709268ff9da825658802a22fcfc20b" dmcf-pid="UkOCp3wMr2" dmcf-ptype="general">박철민 UCIe 컨소시엄 대표(삼성전기 상무)는 “UCIe 3.0은 멀티칩 설계 확장에 필요한 속도, 효율성, , 관리 용이성을 제공한다”며 “향상된 데이터 전송 속도와 확장된 관리 기능으로 더욱 유연하고 상호 운용이 가능한 고성능 시스템인패키지(SiP) 솔루션을 구축하도록 지원하겠다”고 말했다.</p>
          <p contents-hash="277041bd63bc8c25dd1351516b17f08f385c155e89b38e596aa34ee1057334fc" dmcf-pid="uEIhU0rRm9" dmcf-ptype="general">권동준 기자 djkwon@etnews.com</p>
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